高速長度調整中的引腳封裝延遲和通孔延遲

2022-05-27

高速長度調整中的引腳封裝延遲和通孔延遲

看看一些集成電路封裝的內部，您會發現許多導線與半導體芯片和組件封裝邊緣的焊盤相連。當信號穿過互連并進入目標電路時，信號需要穿過這些鍵合線和焊盤，然后才能被解釋為邏輯狀態。當您環顧 IC 的邊緣時，這些鍵合線可能有不同的長度，它們會產生不同程度的延遲并導致總抖動。即使沒有鍵合線，引腳尺寸和封裝也會對信號產生一些延遲。

過孔也會在任何互連上引起一些延遲，這是過孔長度、電感和電容的函數。通過分析來描述通孔上的信號行為可能非常復雜，特別是當您開始查看沿互連邊緣的更高頻率和漸逝耦合時。通過一些簡單的信息，您可以補償引腳封裝延遲和PCB互連中的通孔延遲。

長度調整中的引腳封裝延遲

所有信號，無論是電信號還是光信號，都以有限的速度傳播。這意味著信號必須穿過的互連的任何部分都會產生一些傳輸時間。集成電路中的鍵合線、BGA組件上的焊球、通孔組件上的引腳以及任何其他將跡線和半導體芯片分開的金屬片都需要一些時間來遍歷，您的設計應該考慮到這種延遲在長度匹配期間。

引腳封裝延遲是信號穿過組件的焊盤和鍵合線所需的時間。名副其實的IC制造商將對此進行測量，并在組件數據表中提供延遲值；這些延遲通常在幾十或幾百皮秒的量級。例如，某些 Xilinx FPGA中的引腳封裝延遲可能在 80 到 160 ps 之間變化。

你可能想知道：為什么我們需要擔心這個？簡單的答案是，這應該包含在互連的總傳播延遲中，以確保精確的長度調整。在差分信號標準中，理論上管腳封裝延遲對兩個信號的影響程度相同，因此忽略管腳封裝延遲可能是安全的，除非以 <100 ps 的上升時間工作。使用并行運行的專用高速標準（例如在 FPGA 中實現的標準），您需要確保在您的偏差裕度內跨總線匹配。

這些鍵合線長度和寄生效應的變化會導致引腳封裝延遲的變化。

對于相對較慢的信號（>1 ns 上升時間）和較慢的數據速率（<500 MHz），您可能無需擔心互連中的引腳封裝延遲，特別是如果您在接收器處具有較大的噪聲容限并且在更高的電壓下工作（例如，3.3 V 核心電壓）。通常將 500 MHz 作為數據速率的下限，超過該下限應包括引腳封裝延遲。超過這個數據速率，信號重復率將小于 2 ns，信號上升時間會更快。這就產生了這樣一種情況，即引腳封裝延遲與數據重復率和上升時間相當，并且信號可以通過在鍵合線和元件焊盤上傳輸而完全不同步。

通過延遲計算

通過過孔的信號速度取決于許多因素，包括焊盤-反焊盤距離、通過電路板橫截面的纖維編織效應以及沿過孔長度的電鍍缺陷（尤其是在高縱橫比過孔中）。在改變參考平面的同時進行層轉換的通孔也會在通孔長度上看到突然的阻抗和傳播延遲變化。如果我們只考慮 Dk = 4 的 1.57 mm FR4 板上的通孔，單向通孔延遲約為 10 ps（如果我們假設通孔長度上的介電常數均勻），但這個數字實際上是不正確。在真實的通孔中，延遲將有很大不同，這取決于遍歷的層和附近導體的存在（即，由于 相對于附近平面的寄生電感和電容）。

當確定信號通過過孔時看到的有效介電常數時，計算過孔延遲或信號需要沿過孔傳播的時間量就會出現挑戰。然后，您可以使用真空中的光速計算通過過孔的信號速度：

獲得有效介電常數的解析表達式并非易事。

如果您考慮差分對的工作原理，您很快就會發現您并不真正需要一對差分過孔的過孔延遲，除非您正在計算允許的短截線長度。但是單端通過延遲呢？

單端過孔延遲

對于單端通孔，有一個 pi 濾波器模型可用于估計跨單個通孔的傳播時間。通過反轉 pi 濾波器的集總元件模型中的 -3 dB 頻率，您可以獲得通孔延遲的數量級估計。通孔及其反焊盤的此模型如下所示。

用于通孔及其反焊盤的簡單 pi 過濾器模型。

如果您使用一些粗略的計算，您會發現在集總元件狀態下標準厚度板上的通孔延遲約為 40 ps。這是一個無關緊要的數字嗎？我們什么時候真的需要考慮這個值？

您需要單端過孔延遲嗎？

為什么高速設計人員更關注通孔延遲而不是管腳封裝延遲？這有幾個原因：

高速接口大多是差分的，理想情況下，最好將線對中的兩條走線布線在同一層上。因此，即使您進行層轉換，也不會 產生額外的總抖動，因為這對信號中的兩個信號都經歷了相同的延遲。

假設您需要在整個疊層中布線一個差分對。如果您布線到一個過孔以用一條跡線擊中內部層，則您必須通過另一個過孔布線才能到達另一個表面。在某些時候，您仍然必須將差分對中的另一條跡線也穿過疊層布線，從而產生相同的延遲。這有效地消除了通孔歪斜。

上述帶有反焊盤的 pi 濾波器模型本質上是帶限制的，因此它僅在由通孔的總電感和電容定義的特定帶寬限制下才有用。

綜上所述，所有這些事實意味著您唯一需要擔心的是通過延遲是在可能必須在外部層和內部層上布線的寬并行總線上。DDR 是此類接口的完美示例，如果您將 ADDR/data/strobe/CLK 信號拆分為不同的層，那么您可能需要將通孔延遲作為長度調整的一部分考慮在內。

其他總線（并行或具有源同步時鐘的串行總線）太慢了，無需擔心需要通過延遲。SPI 和 I2C 就是很好的例子：即使在最快的情況下，上升時間仍然比典型通孔上的延遲大 50-100 倍。因此，你真的不需要擔心它。

單端過孔延遲很重要的特殊情況

單端過孔延遲在一個領域非常重要：RF PCB設計和布線。當您設計需要參考振蕩器的 RF 系統，并且您的系統對參考振蕩器的相位敏感時，您絕對必須考慮通孔延遲和引腳封裝延遲。在這種情況下，您可能還需要考慮信號接近時的回鉆和過孔損失（S11 和 S21）等問題。這種類型的要求出現在具有相控陣的MIMO系統中，或者更確切地說，在設計中可能有多個收發器協調發送和接收通道的任何類型的級聯系統中。

默認情況下，大多數具有長度匹配功能的PCB設計程序會將引腳封裝延遲設置為零長度或零時間。如果您從制造商處獲得組件模型，則特定組件的IBIS 6文檔應包括引腳封裝延遲。這將被指定為長度或時間。當您在原理圖中為每個組件引腳包含這些延遲時，您現在可以獲得在布線時進行超精確長度調整或延遲調整所需的信息。

Altium Designer ?中的行業標準設計工具允許您直接從您的組件屬性中指定組件的引腳封裝延遲，并且當在您的PCB布局中應用長度匹配部分時，布線引擎將自動包含這一點。完成PCB并準備好與合作者或制造商分享您的高速PCB設計后，您可以通過Altium 365 ?平臺分享您完成的設計。您可以在一個軟件包中找到設計和生產先進電子產品所需的一切。