您應該為數字 IC 使用多大尺寸的去耦電容器

2021-07-22

您應該為數字 IC 使用多大尺寸的去耦電容器

這些電容器的尺寸是否合適？

PCB 設計指南中反復出現的問題，包括高速數字設計“大師”，是需要適當調整去耦電容器的尺寸。有時在沒有完全理解這些上限在 PDN 中應該做什么或其在確保電源完整性方面的作用的情況下解決這個問題。我還看到過許多應用筆記，這些應用筆記默認采用幾十年前的指導方針，即放置三個去耦電容器來橋接數字集成電路上的電源和接地引腳（通常為 1 nF、10 nF 和 100 nF，或類似的值）。在過去，這可能很好；快速數字組件中出現的電源完整性問題并沒有嚴重到干擾核心電壓，因此三個電容器完成的工作已經足夠了。

今天的具有多個輸出和低核心電壓（低至 1.0 V）的快速集成電路比過去慢得多的組件具有更嚴格的噪聲限制。更嚴格的噪聲約束意味著需要更精確的去耦。既然如此，任何使用當今相當強大的 MCU 和許多其他數字組件的設計人員都需要知道如何正確調整去耦電容器的尺寸。那么最好的方法是什么？一般來說，有兩種方法可以做到這一點。讓我們看看這兩者是如何完成的，以及為什么三個去耦電容器的古老神話在現代高速數字設計中不相關。

了解等效電容器模型

在我們開始確定數字設計所需的去耦電容器的尺寸之前，您需要了解電容器的基本電路模型。盡管我們很想認為電容器的行為與理論所描述的完全一樣，但實際上并非如此。所有電容器在定義其阻抗譜的引線上都有一些電感，根據經驗將其建模為串聯 RLC 網絡：

用于模擬電容器的等效 RLC 電路

在該模型中，ESR 和 ESL 分別是等效串聯電阻和等效串聯電感。C 的值可以作為組件數據表中引用的電容。最后，R 的值說明形成電容器的電介質的電導。這說明了任何電容器在充電并從其電路中移除后發生在任何電容器中的瞬態泄漏。該值通常足夠大，可以忽略。

在此模型中（忽略 R），值 (ESR/(2*ESL)) 是等效電路的阻尼常數，假設連接到電路末端的負載為 0 歐姆。這是電路在完全充電/放電情況下響應輸入電壓變化所需的最短時間。電容器的數據表沒有列出阻尼常數，而是只顯示阻抗譜圖，如下所示。如果您愿意，可以使用數據表中的 ESL 和 ESR 值來計算阻尼常數。

最后，所有實際電容器的自諧振頻率等于任何串聯 RLC 電路的值，或者在這種情況下：

自諧振頻率可以在阻抗譜圖中看到。真實 AVX 電容器的示例如下所示：

去耦電容器實際上有什么作用？

這是一個很好的問題，可以真正幫助我們理解為什么需要去耦電容器來確保數字集成電路的電源完整性。當連接到直流電壓源時，所有電容器都以平衡狀態存儲電荷；電容器中的極板充電并保持電荷總量等于 Q = CV。如果 V 波動或略有下降，則部分電荷 Q 會釋放并傳送到負載，就像小電池一樣。

在連接到數字電路的實際電容器中出現的問題是電壓降不會在單一頻率下發生。電源電壓的時間相關波動或電路中的電流突然爆發在示波器上通?？雌饋硐窬哂屑怃J邊緣速率的尖峰。這意味著與該信號相關的功率譜將分布在一個頻率范圍內，并將與自諧振重疊。結果是電容器將響應放電并在電源總線上激發瞬態振蕩. 如果電源總線上的數字 IC 將該電源吸入 PDN，電源總線上的瞬變將在電源引腳上顯示為振鈴。但是，如果選擇了正確數量和尺寸的去耦電容器，則可以將這種波動降至最低。這就是為什么我們有三個電容器的持久指南；這是去耦電容器的最不糟糕的布置和尺寸，可以嘗試確保穩定的電源。

確定去耦電容器尺寸的方法

現在我們基本上知道了真實電容器的電氣特性，我們可以從三個方向來確定去耦電容器的尺寸：

在時域中使用負載充電：  PCB 上的走線基本上是電容器，去耦電容器的工作是提供 IC 為負載充電所需的電流。您可以使用負載電容和所需的轉換時間/峰值電壓來估算為走線/傳輸線充電所需的總電荷和電容。

使用目標紋波、電流突發和阻抗譜：這需要對電源總線振鈴設置限制，并使用它來找到使 PDN 的阻抗譜低于目標阻抗所需的電容。

時域中的脈沖響應：您可以在此處查看 PDN 模型內電容器的瞬態響應。您可以在電路原理圖中創建 PDN 的現象學模型，并在 SPICE 仿真中使用瞬態分析，或者您可以使用脈沖響應計算來計算 PDN 傳遞函數和 Z 參數。當您迭代去耦電容器的各種值時，您最終可以最小化低于目標的 PDN 阻抗。

在上面的列表中，只有第一種方法是“簡單的”，并且可以根據它提供該電荷所需的最短時間，為您提供需要存儲在電容器組中的總電荷的基線估計。如果您正在去耦具有更快開關速度的數字電路，那么您將需要選擇具有等效阻尼常數的電容器，該電容器具有臨界阻尼或輕微過阻尼電路，以抑制放電期間的振鈴。只要放電速率比開關時間短，那么去耦電容就能快速補償電壓波動。

基于充電跡線估算總去耦電容

估算總去耦電容的最簡單方法是考慮需要傳送到 IC 的最大電荷量、傳送到 IC 的速度以及要補償的電壓波動的大小。由于大多數負載是容性負載，您可以將到達負載的電流與信號電壓從 OFF 變為 ON（反之亦然）的速率相關聯：

請注意，您可以將類似的技術應用于純電阻或電感負載。讓我們看看具有多個開關輸出的數字 IC 上的容性負載。

簡單示例：具有 12 個輸出的數字 IC

展示如何將這個方程用于容性負載的最佳方式是通過一個例子。假設您有一個具有 12 個輸出的數字 IC，其中每個輸出信號為 5 V，上升時間為 6 ns。每個輸出驅動一個具有 50 pF 負載電容的負載。如果將信號的上升時間近似為線性，則上述等式中的導數可以寫為 dV = 5 V，dt = 6 ns。因此，每個輸出所需的電流為：

我們示例 IC 的每個輸出電流

如果所有 12 個輸出同時從高電平切換到低電平，則來自 PDN 的總電流涌入將為 500 mA。這種浪涌會引起地平面電位的變化，從而產生信號電位的變化，電容器應補償信號電位的這種變化。如果我們假設 ON 狀態的閾值為 4.5 V，那么需要補償的電壓驟降為 0.5 V，以防止誤碼。此外，這必須在 6 ns 內得到補償。因此，最小去耦電容為：

示例去耦電容器的最小電容

在這里，您應該至少使用 6 nF 電容器來補償 6 ns 內 0.5 V 的最大電壓。請注意，某些指南建議在本示例中并聯使用兩個 3 nF 電容器，因為這會將 ESR 降低 2 倍，但這也會將 ESL 降低 2 倍，因此對阻尼的影響為零。如果電容器的響應阻尼不足，那么您可以選擇更大的電容器，因為這會使響應更接近臨界阻尼或過阻尼情況。但是，并聯使用兩個電容器有助于使 PDN 網絡在電容器諧振頻率附近的阻抗譜變平。

從脈沖響應/PDN 阻抗調整去耦電容器的尺寸

上面的模型有什么問題？問題在于它沒有考慮電路板中真實去耦電容器或真實 PDN 的所有方面，包括：

ESL 如上圖所示等效電容阻抗模型

PDN 中的寄生電容和電感

第二點非常重要，需要進行布局后模擬。PDN 阻抗譜不僅取決于去耦電容器的值，還取決于 PDN 的幾何形狀（即層排列、材料、總線尺寸等）。由于這種對幾何形狀的依賴，您需要將 PCB 布局導出到 Ansys 等場解算器實用程序中。

PDN 阻抗與設計探索

這要困難得多，有時可以通過電路模型來解決。遺憾的是，電路模型無法準確考慮 PDN 阻抗的實際方面，因此您通常需要場求解器來確定設計中的 Z 參數、S 參數或其他網絡參數。場求解器也可用于計算 PDN 阻抗譜，然后可用于通過逆傅立葉變換計算脈沖響應函數。這是一個相當復雜的設計探索主題，值得擁有自己的指南，但當您開始處理速度非?？烨覂群穗妷旱颓以肼暼菹拚慕M件時，這一點很重要。

選擇額外的去耦電容器

從場解算器中提取此模型后，您可以確定 PDN 阻抗譜的哪些部分具有高阻抗，并且您可以選擇針對 PDN 阻抗譜中這些峰值的附加去耦電容器。添加一個具有重疊 PDN 阻抗峰值的自諧振電容器，并繼續并聯添加電容，直到 PDN 阻抗降至目標阻抗以下。

阻抗譜示例。只要自諧振與峰值頻率匹配，就可以將去耦電容器添加到 PDN 以針對兩個高阻抗峰值。并聯添加多個電容器將分散這些峰值的邊緣，并有助于降低整體 PDN 阻抗。

由于電路板在較低的功率水平、較高的數據速率和更嚴格的噪聲要求下運行，每個設計人員都應該擁有為他們的 PCB 選擇和放置旁路和去耦電容器所需的工具。只有Altium Designer為您提供為任何應用程序創建新設計所需的原理圖設計和布局工具。Altium Designer 的仿真工具套件還可以幫助您識別電源完整性問題并檢查電源網絡的瞬態行為。