為什么控制阻抗真的很重要？

2021-04-26

為什么控制阻抗真的很重要？

每天，PCB設計和組件變得越來越小，越來越快–換句話說，變得越來越復雜?，F在，至關重要的是要了解您的關鍵網絡和走線，阻抗以及電路板如何影響信號性能。

簡單的互連走線和導體的時間已經結束。如今，電路的速度正在日益提高，而GHz范圍內的信號卻很常見。因此，走線的受控阻抗在信號完整性和電路板性能中起著重要作用。

在本文中，我們將介紹以下主題：

什么是受控阻抗（CI）？

1.1為什么需要受控阻抗？

1.2影響受控阻抗的因素

1.3為什么最好指定電路板的電介質而不是CI？

如何設計阻抗可控的電路板？

2.1確定哪些信號需要CI

2.2用阻抗要求注釋原理圖

2.3確定CI跟蹤的跟蹤參數

在設計可控阻抗時避免這些布線錯誤

3.1區分CI跡線與其他跡線

3.2保持差分對路由的對稱性

3.3足夠的間隔b / w控制的阻抗走線，其他走線和組件（3W和2W規則）

3.4組件，過孔和耦合電容器的放置

3.5長度匹配

3.6受控阻抗信號返回路徑的參考層

3.7在層更改通孔附近添加縫合通孔

受控阻抗設計清單

Sierra的受控阻抗功能

如何使用Sierra的阻抗計算器？

6.1如何計算單端阻抗？

6.2如何計算差分阻抗？

1.什么是受控阻抗？

受控阻抗是由PCB走線及其相關參考平面形成的傳輸線的特征阻抗。當高頻信號在PCB傳輸線上傳播時，這一點很重要。CI對于解決信號完整性問題很重要，信號完整性問題是指信號在不失真的情況下進行傳播。

電路的阻抗取決于PCB的物理尺寸和介電材料。單位為歐姆（Ω）。需要阻抗受控 的PCB傳輸線的類型為單端微帶，單端帶狀線，微帶差分對，帶狀線差分對，嵌入式微帶和共面（單端和差分）。

1.1為什么需要受控阻抗？

通常，對于用于高速數字應用（如RF通信，電信，使用高于100MHz的信號頻率的信號進行計算，高速信號處理以及高質量的模擬視頻，如DDR，HDMI，千兆以太網）的PCB，您將需要受控的阻抗， 等等。

在高頻下，PCB上的信號走線就像傳輸線一樣，在信號走線軌跡的每個點處都具有阻抗。如果該阻抗從一個點到另一個點變化，則將發生信號反射，其大小將取決于兩個阻抗之間的差。差異越大，反射將越大。該反射將沿與信號相反的方向傳播，這意味著反射的信號將疊加在主信號上。

結果，原始信號將失真：打算從發送器端發送的信號一旦到達接收器端，便會發生變化。失真可能太大，以至于信號可能無法執行所需的功能。因此，要使信號傳輸沒有失真，PCB信號走線必須具有統一的受控阻抗，以最大程度地減少反射引起的信號失真。這是改善PCB走線上的信號完整性的第一步。為了更好地理解，請閱讀PCB設計中高速信號的影響。

PCB上的均勻傳輸線具有確定的走線寬度和高度，并且與返回路徑導體（通常是與信號走線有一定距離的平面）之間具有均勻的距離。

1.2影響受控阻抗的因素

影響PCB阻抗公差的因素包括材料的樹脂含量百分比，樹脂的Dk值以及所用玻璃布的類型，以及其他物理PCB公差，例如跡線頂部和底部的跡線高度和寬度。當您提供 PCB設計時-銅圖案，孔圖案和最終材料厚度-我們會將銅層層壓到單個電路板上。我們以一定的公差在正確的圖案尺寸和位置上制造您的PCB。您必須確保制造商為您提供正確的尺寸，位置和蝕刻特征的公差。否則，您的電路板將彼此不同，從而使調試性能相關的問題變得非常困難。

1.3為什么最好指定電路板的電介質而不是CI？

走線的阻抗也由板上使用的PCB材料定義。材料的介電常數和基于某些參數的預期阻抗稱為受控介電常數。如果您喜歡數學，則可以采用受控電介質方法來控制所需的阻抗。一旦進行了計算，就可以指定工廠中銅層之間所需的電介質空間。然后，用正確的走線和空間布置走線。

在這種情況下，最好還是使用受控阻抗板而不是受控介電板。對于受控電介質，您是否指定要使用的玻璃布類型？材料的樹脂百分比？如果不是，那么您將無法確定您的制造商正在使用什么。另外，您是否確保走線寬度在公差范圍內？如果您要求使用受控介電板，那么負擔就落在了您身上。

我們為您計算阻抗并不難。請讓我們知道必須控制哪些走線以及所需的阻抗是多少。Sierra進行兩種類型的阻抗控制： 受控電介質和阻抗控制。 

2.如何設計阻抗可控的電路板？

設計PCB時，應遵循以下提到的受控阻抗布線策略：

2.1確定哪些信號需要CI

多數時候，電氣工程師會指定哪些信號網絡需要特定的受控阻抗。但是，如果沒有，設計人員應查看集成電路的數據表，以確定哪些信號需要受控阻抗。數據表通常為每組信號及其阻抗值提供詳細的指南。間隔規則和有關路由特定信號的層的信息也可能會出現在數據手冊或應用筆記中。DDR跡線，HDMI跡線，千兆位以太網跡線，RF信號是受控阻抗跡線的一些示例。

2.2用阻抗要求注釋原理圖

Altium原理圖，帶有差分對以及網絡名稱。

電路板的設計始于設計工程師的電路原理圖設計。工程師必須在原理圖中指定受控阻抗信號，并將特定的網絡分類為差分對（100Ω，90Ω或85Ω）或單端網絡（40Ω，50Ω，55Ω，60Ω或75Ω）。在原理圖中，在差分對信號的網絡名稱之后添加N或P極性指示是一個好的設計實踐。工程師還應在原理圖或單獨的“自述”文件中指定布局設計師要遵循的特定受控阻抗布局設計指南（如果有）。

2.3確定受控CI的跟蹤參數

PCB走線由其上蝕刻走線的PCB材料的厚度，高度，寬度和介電常數（Er）定義。在設計受控阻抗PCB時，必須注意這些參數。您可以為制造商提供層數，特定層上的阻抗走線的值（第3層上為50Ω，100Ω）以及PCB設計材料。

制造商會為您提供疊層，其中要提到每層的走線寬度，層數，疊層中每個電介質的厚度，走線厚度和PCB材料。他還通過計算需要阻抗控制的走線的可行厚度，寬度和高度，來滿足受控阻抗的要求。遵循以下關系以了解阻抗如何取決于尺寸：

阻抗與走線寬度和走線厚度成反比。

阻抗與層壓板的高度成正比，與層壓板的介電常數（Er）的平方根成反比。

3.在設計受控阻抗時避免這些布線錯誤

3.1區分CI跡線與其他跡線

受控的阻抗走線寬度必須與板上的其余走線區分開。它使PCB制造商可以快速識別它們，并在必要時對走線寬度進行適當的更改，以實現特定的阻抗。例如，如果您需要5mil的走線來實現50Ω阻抗，并且還路由了其他寬度為5mils的信號，那么PCB制造商將無法確定哪些是受控的阻抗走線。因此，您應使50Ω阻抗走線的寬度為5.1mils或4.9mils。

下表顯示了不同層上受控阻抗的走線寬度和間距。非阻抗信號走線不應走線寬度為3.5、3.6、4.2、4.25和4.3mil。

受控阻抗層的走線寬度和間距。

3.2保持差分對路由的對稱性

對稱布線差分對并保持信號始終平行。

高速差分對信號走線需要相互平行，且走線之間要保持恒定的間距。需要特定的走線寬度和間距來計算特定的差分阻抗。差分對需要對稱布線。您應該最小化由于焊盤或末端而擴大了指定間距的區域。

3.3足夠的間隔b / w控制的阻抗走線，其他走線和組件（3W和2W規則）

為了減少串擾，b / w跡線的間距應為3W或至少2W。注意，他的規則不適用于間距為b / w的差分對。

3.4組件，過孔和耦合電容器的放置

組件或過孔不應放置在差分對之間，即使信號在它們之間對稱布線。組件和過孔會導致阻抗不連續，并可能導致信號完整性問題。對于高速信號，一個差分對與相鄰差分對之間的間距應不小于走線寬度（5W）的五倍。您還應保持與其他信號保持30mils的距離。對于時鐘或周期性信號，應將保持時間增加到50mil，以確保適當的隔離。

避免差分對之間的組件和過孔。

如果高速差分對需要串聯耦合電容器，則需要將它們對稱放置，如下圖所示。電容帽會產生阻抗不連續性，因此對稱放置它們會減少信號中的不連續性。要了解更多信息，請閱讀如何限制PCB傳輸線中的阻抗不連續和信號反射。

對稱放置耦合電容器以避免不連續。

您應該最大程度地減少差分對過孔的使用，如果確實要放置它們，則它們必須對稱以最大程度地減少不連續性。

請勿在平面和PCB邊界處路由高速信號。

3.5長度匹配

如果各種跡線上的信號速度相同，則長度匹配將實現傳播延遲匹配。當一組高速信號一起傳播并期望同時到達它們的目的地時（在指定的不匹配容差范圍內），可能需要長度匹配。

長度匹配用于傳播延遲匹配。

形成差分對的走線的長度需要非常緊密地匹配。否則，將導致不可接受的延遲偏差（正信號和負信號之間的不匹配）。長度不匹配需要在較短的走線中使用蛇紋石來補償。需要仔細選擇蛇形走線的幾何形狀，以減少阻抗不連續性。下圖顯示了理想的蛇形跡線的要求。閱讀有關如何制造可控阻抗PCB的文章。

蛇形走線應盡可能靠近失配源。這樣可以確保盡快進行失配校正。在下圖中，您可以看到不匹配發生在左側的過孔組上，因此需要在左側而不是右側添加蛇形管。

長度校正到不匹配點。

同樣，彎曲會導致不匹配，從而使內部彎曲上的跡線小于外部彎曲上的跡線。因此，我們需要在彎曲區域附近添加蛇紋石。如果一對彎曲度小于15mm，則它們會相互補償。因此，您不需要添加蛇紋石。

長度補償靠近彎曲處。

當差分對信號通過過孔從一層變為另一層并具有彎曲時，該對的每個部分都需要單獨匹配。蛇形管應放在彎頭附近較短的走線上。您需要手動檢查此違規，因為它不會被捕獲在“設計規則檢查”中，因為總信號的長度將緊密匹配。由

于不同層上走線的信號速度可能不同，因此如果需要差分匹配，則建議在同一層上路由差分對信號。

在每個段中需要補償長度差異。

3.6受控阻抗信號返回路徑的參考層

所有高速信號都需要一個連續的參考平面作為信號的返回路徑。錯誤的信號返回路徑是造成噪聲耦合和EMI問題的最常見原因之一。高速信號的返回電流緊隨信號路徑，而低速信號的返回電流則采用最短的路徑。通常，在最靠近信號層的參考平面中提供用于高速信號的返回路徑。

高速信號不應在分離平面上路由，因為返回路徑將無法跟隨軌跡。您應在分離平面周圍走線，以提高信號完整性。另外，請確保接地面的兩側至少為走線寬度的三倍（3W法則）。

避免在拆分平面上布線。

如果信號需要在兩個不同的參考平面上路由，則需要在兩個參考平面之間連接一個拼接電容器。電容器需要連接到兩個參考平面，并且應該放置在靠近信號路徑的位置，以保持信號和返回路徑之間的距離較小。電容器允許返回電流從一個參考平面流向另一個參考平面，并使阻抗不連續性最小。拼接電容器的合適值在10nF至100nF之間。

您應避免信號跡線正下方的分裂平面障礙物和參考平面中的縫隙。如果不可避免，則應使用縫合過孔以最大程度地減少分離的返回路徑所產生的問題。電容器的兩個引腳都應連接到接地層，并應放置在信號附近。

在平面上布線時需要縫合電容器。

將過孔放在一起時，它們會在參考平面中產生空隙。為了最大程度地減少這些大的空隙，您應該錯開通孔，以使通孔之間的平面有足夠的進給。錯開通孔可使信號具有連續的返回路徑。

最好使用接地層作為參考。但是，如果將電源平面用作參考平面，則需要添加一個拼接電容器，以使信號將參考從地面更改為電源平面，然后再更改為地面。您應該在信號入口和出口附近放置一個電容器，并將一端連接到地面，另一端連接到電網。

使用電源平面作為參考時，請添加拼接電容器。

3.7在靠近層更改過孔的位置添加縫合過孔。

如果高速差分對或單端信號切換層，則應在層更改過孔附近添加拼接過孔。這種做法還允許返回電流改變接地層。

當信號更改接地參考時，放置縫合過孔。

如果高速信號走線切換到以不同網絡作為參考的層，則需要縫合電容器以允許返回電流從接地平面通過縫合電容器流到電源平面。對于差分對，電容器的放置應對稱。

更改信號參考平面時，請放置拼接電容器。

4.受控阻抗設計清單

受控阻抗線應在PCB原理圖中標出。

差分對走線長度應匹配信號上升/下降時間的20％的容差。

應使用高數據頻率連接器。

對于微帶結構，請在微帶走線下方使用不間斷的地面。

對于帶狀線構造，請在差分對的上方，下方和側面使用接地或不間斷的電源。接地層和電源層提供了返回電流路徑。它還減少了EMI問題。

5. Sierra的受控阻抗功能

Sierra Circuits用于阻抗測量的設備：

Polar CITS –僅限優惠券

Tektronix 8300 –板卡和優惠券

如果阻抗試樣不能正常工作或未通過阻抗測試，則Sierra會在板上進行阻抗測試，以驗證產品是否在規格范圍內，或者需要進行必要的調整后重新制作。

但是，由于走線的長度（取決于電路板的尺寸），測試電路板的阻抗至關重要。內層阻抗跡線在成品上的位置也非常重要。

6.如何使用Sierra的阻抗計算器？

首先要做的是選擇所需的阻抗類型：單端或差分。查看我們的阻抗計算器。

6.1如何計算單端阻抗？

根據下面框中列出的材料選擇介電常數。并根據您的堆疊選擇電介質高度。輸入所需的SE阻抗，走線寬度和走線厚度（如果尚未預先填充）。現在單擊“計算阻抗”或“計算軌跡”按鈕。如果需要特定的走線寬度，則可以調整電介質高度和走線厚度，直到獲得所需的走線寬度。更改上述值時，請確保阻抗不會有太大變化。

6.2如何計算差分阻抗？

輸入所需的差分阻抗，走線寬度，電介質高度，介電常數和走線厚度?，F在單擊“計算軌跡”按鈕以獲取準確的軌跡寬度。如果需要特定的走線寬度和間距，則可以在計算器中使用不同的值，直到達到目的。確保阻抗變化不大。它可以是+/- 2％。

請注意，在兩種情況下，Sierra的堆疊團隊都不會檢查奇數模式阻抗，偶數模式阻抗，傳播延遲，電感或電容。原因是大多數電路板僅需要一種或兩種類型的阻抗：單端和差分。

要記住的要點

除了通常的PCB規格外，PCB設計人員還應指定：

哪些層包含受控的阻抗走線？

跡線的阻抗，因為每層阻抗跡線可以有一個以上的值。

用于受控阻抗跡線的單獨的孔徑代碼，例如4mil非受控阻抗跡線和4mil受控阻抗跡線。