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原型板的電源完整性測量
原型板的電源完整性測量
構建新設備的兩個方面對于確保您的電路板按預期工作并滿足嚴格的性能要求至關重要。借助先進的系統，驗證原型進行全面生產所需的測試和測量水平遠遠超出了使用萬用表的范圍。
電源完整性測量非常重要，因為越來越多的系統以更低的電壓和更小的噪聲容限運行。電路板中的電源完整性問題可能是信號完整性問題的根源，不應孤立地對待這兩個認證領域。讓我們來看看數字、高頻模擬和混合信號系統所需的一些標準電源完整性測量。
電源完整性問題和測量
在板上安裝電源的全部意義在于確保您的組件獲得穩定的電壓/電流。換句話說，您需要確保電源提供的 5 V 在到達下游組件時仍為 5 V。IR 壓降是直流電壓降的明顯罪魁禍首，但當我們考慮連接到電源軌的實際組件的行為時，還會出現其他問題。
這很簡單，可以使用PDN 分析工具進行模擬，但幾乎不可能在帶有電源層和接地層的電路板上進行測量，除非您安裝了許多可以連接到探頭的測試點。如果您想對此進行測試，您基本上需要制作一個與您的疊層相匹配的測試試樣，并包括電源/接地連接和一些電阻的測試點。這在以高速、高頻或兩者同時運行的高性能系統中通常不那么重要。
在這些高性能系統中，電源軌上的振鈴更為重要。當 IC 切換時，它會從電源中汲取大量電流，從而在 PDN 中引起瞬態振蕩。如果沒有用于提取寄生參數和后續參數優化的工具，設計一個 PDN 來嚴格抑制這種振蕩是相當困難的，并且隨著它的增加，使用串聯電阻提供阻尼（就像傳輸線中的串聯過度端接那樣）是不可能的PDN 阻抗。因此，標準做法是在相關帶寬內使 PDN 阻抗盡可能小。對于給定的瞬態電流消耗，這可以最大限度地減少 PDN 上的電壓波動。
這也應該說明去耦的重要性，包括正確的疊層設計和去耦電容器。去耦電容器被賦予了一個相當不幸的名字，因為它們不去耦任何東西（在過濾的說法中）。您的去耦網絡需要在足夠短的時間內提供足夠的電荷，以便所有電荷都來自去耦電容器而不是電源。PDN 中的瞬態紋波會在數字 IC 的輸出中產生 ~1 ps/mV 或更多的隨機抖動。時鐘抖動達到數百 ps 的情況并不少見，這會在任何以高數據速率運行的通道中產生問題。
如果我們考慮這些要點，我們會看到需要在 PDN 中測量的五個主要量：
關鍵元件切換時的電壓紋波幅度
PDN 阻抗譜
振鈴產生的抖動
時鐘周期的差異
直流穩定性
解釋電源完整性測量
下圖顯示了使用示波器測量 PDN 上瞬態電壓響應的示例示波器。
電源完整性測量結果示例。表層的電源軌用藍色表示，內部電源平面電壓用綠色表示，測試信號用白色表示。所有電壓測量值都是根據電源回路收集的。
一旦測試時鐘信號打開，我們就會看到與時鐘脈沖的上升/下降沿相對應的重復瞬態響應。這疊加在較低頻率的瞬態響應上。一旦測試信號關閉，就很容易看到這種較低頻率的瞬態響應。如果下游電路以 2% 的容差在 1.8 V 下運行，則該 PDN 將無法通過認證。
阻抗譜測量
PDN 的阻抗譜可以通過阻抗分析儀或矢量網絡分析儀（可以在阻抗模式下運行）在測試試樣上確定。如果您確實使用矢量網絡分析儀，請確保在執行測量時為您的連接器（通常是高質量設備的 BNC 連接器）去嵌入 S 參數。此測量有助于解釋 PDN 上的瞬態行為，并可幫助您確定堆疊、去耦網絡或兩者需要如何更改以減少電源總線振鈴。
抖動/相位噪聲測量
這最容易通過使用下游組件輸出的眼圖來確定。這是 I/O 通道的標準測量，需要在電路板上安裝一些用于信號完整性的測試結構。
時鐘頻率變化
未鎖定到高度穩定的參考時鐘（例如，使用 PLL）的合成時鐘（例如，電壓頻率轉換器、VCO/NCO 等）除了定時抖動之外，還會經歷輸出頻率的一些變化。這也源于您的 PDN 中的漣漪。下面顯示了 500 MHz 時鐘的示例。在這里，我們看到在存在 ~250 mV 峰峰值振鈴的情況下，時鐘周期的變化超過 10%。
由于 PDN 上的噪聲引起的時鐘頻率變化。
直流穩定性
測量直流穩定性需要移除示波器輸入端的任何隔直電容并施加一些電壓偏移，使直流信號進入示波器輸出的中間范圍。這使您可以看到任何低頻內容對電源輸出的影響。您還可以通過將 FFT 應用于時域測量來將任何隱藏的低頻內容歸零。
收集所有這些測量結果的關鍵是使用具有足夠大帶寬、高分辨率、可調偏移和低衰減比的低阻抗探頭的示波器。市場上有很多選擇，但請務必與您的示波器制造商核對這些規格。
該預布局和后布局仿真工具中的Altium Designer ?可以給你看看到電位信號和電源完整性問題在您的電路板產生的前一個原型，給你的，潛在的問題可能在于一些提示。您還可以在單個平臺中訪問一整套路由、制造計劃和數據管理功能。