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如何為您的嵌入式系統啟動FPGA PCB布局
如何為您的嵌入式系統啟動FPGA PCB布局
FPGA采用四核或BGA封裝，布局規劃可能很困難，尤其是在這些組件中經常實現大量I/O的情況下。FPGA在可重構性方面提供了很多優勢，但它們可能需要大量的精力來布局和布線，而不會讓人頭疼。如果您從未在PCB布局中使用過FPGA，我們有一些指南可以幫助您入門。
創建FPGA PCB布局主要是困難的，因為它需要大量的布局規劃，必須與整個系統設計相匹配。FPGA系統設計可以規定某些組件需要在 PCB布局中放置和布線的位置，反之亦然。如果您已經規劃了系統布局，那么您可能會更輕松地構建應用程序并在FPGA上成功實施。首先，我們將看看如何考慮FPGA中的堆疊和布線通道，因為這些點將推動PCB布局中的許多選擇。
FPGA PCB布局中的堆疊和布線
要開始使用FPGA，重要的是要注意當今具有中高I/O數量的高級FPGA采用BGA封裝。QFP中的FPGA也可用，但最先進的組件將采用BGA封裝。原因很簡單：您可以在BGA封裝中安裝更多的I/O，如果FPGA封裝在BGA中，您可以減小組件尺寸。
因此，在開始之前，請確保您為FPGA PCB布局設計的疊層滿足一些簡單的要求：
在PCB疊層中將電源層和信號層與接地層交錯
使用BGA中的標準方法來確定布線所需的信號層數（信號層數 = 有信號的行數/4）
對于高速I/O，確保外層足夠薄以消除頸縮的需要
使用接地層和/或使用接地填充來支持具有阻抗控制的高速布線
此處所述的指南適用于任何BGA，但它們在FPGA中非常重要。FPGA經常被使用，因為它允許訪問多個高速接口，這些接口在 MCU/MPU等較慢的組件中不可用。即使在亞毫米間距BGA中，您也不需要實施HDI設計實踐，但您仍應實施疊層，以實現確保信號完整性、電源完整性和EMC所需的布線類型。
示例疊加
下面顯示的疊層在多個層上提供了多個路由通道。如果FPGA上有超過兩行/列的I/O，那么您必須將多個信號層專用于這些I/O組?？梢蕴砑宇~外的層來支持不專用于FPGA或其他接口（模擬、SPI等）的其他信號。
用于FPGA PCB布局的12層PCB疊層示例。
在這個堆疊中，我們采取了最好的步驟來提供不同通道的隔離，提供足夠的空間和層來路由電源，以及控制返回路徑的大量接地。信號和PWR之間接地層的交錯非常重要，因為它提供了確保滿足EMC要求所需的返回路徑控制。在這個疊層中，只列出了1個電源層，盡管電源也可以根據需要在信號層上布線，以便與較小的軌道建立連接。如果需要，更高電流的系統可以并行使用多個電源層。
SOM 板對板連接器扇出
FPGA通常放置在遠離電路板邊緣的位置，以便可以向外擴展布線通道。但是，還有另一種放置FPGA的方法。不是將FPGA作為組件放置，而是可以從部件供應商或第3方公司的系統級模塊(SOM)上獲得。作為SOM的布局需要扇出具有非常多引腳數的板對板連接器。一個例子如下所示。
這種板對板連接器占位面積可以根據信號需要路由的位置在多個方向上展開。
根據板對板連接器的占位面積，您可能需要一些可能在FPGA上使用的扇出策略和設計規則。通常會看到多個連接器在SOM板周圍或邊緣以方形排列組合在一起。
規劃路由
正如我們從上面的所有討論中看到的那樣，使用FPGA進行有效的PCB布局和布線都是關于使用BGA的，因此其他BGA中使用的相同布線策略將適用于FPGA。從大型FPGA路由信號需要一些簡單的策略：
確保您的FPGA的BGA封裝正確并符合DFM要求
為您的BGA選擇合適的扇出，以便信號可以到達引腳
在將路由特定接口的每一層上開辟通道
在I/O周圍布置外圍設備，以防止在電路板上來回布線
利用您的設計規則確保阻抗控制
設置您的差分對幾何結構，使阻抗由走線到地間距而不是走線到走線間距控制
其他布局挑戰通常包括在FPGA周圍的電源引腳上放置電容器以提供去耦。使用BGA封裝，這更方便，因為您可以將這些電容器放置在FPGA背面的引腳上。如果您使用較大的外殼電容器，請確保在制造文檔中指定via-in-pad。如果您正在使用一些最快的信號標準，那么您應該選擇更小的封裝尺寸（sub-0402），以確保在您的去耦網絡中實現最快的響應。
BGA背面引腳上的電容器。
對于高速信號，需要在大型并行總線（如 DDR4 或更高版本）和多個差分對之間（如 PCIe）之間進行精確的長度匹配，您將需要包括跨FPGA的飛行時間。物理上較大的FPGA可能需要信號穿過組件，以便信號離開邏輯塊并到達I/O引腳。有時，它們位于FPGA的相對兩側，因此信號的傳播時間會增加很大的傳播延遲。這個額外的飛行時間可以包含在FPGA的引腳封裝延遲信息中。如果您的信號正在通過過孔轉換，請不要忘記包含過孔延遲。