24小時聯系電話:18217114652、13661815404
中文
行業資訊
是否有SPI走線阻抗要求？
是否有SPI走線阻抗要求？
本文是關于串行外圍接口(SPI)及其信號完整性挑戰的全部內容，所有這些都源于接口的阻抗和承載數字信號的走線。在進入本文的主要觀點之前，我將回答我自己的問題：
沒有SPI走線阻抗要求。您當然可以調整SPI總線中的走線大小，使其阻抗為50歐姆，但這不是必需的。
當我寫“沒有SPI走線阻抗要求”和“50 歐姆……不是必需的”時，我的意思是SPI沒有指定任何特定的阻抗要求。如果您查看其他聲稱“SPI 需要受控阻抗”的設計指南，您實際上會發現它們通常沒有說明特定的阻抗值。充其量，他們會說明從30歐姆到150歐姆的范圍。這是一個很大（而且不是很有用）的值范圍。
我最近看到的另一個例子是一家主要半導體制造商的應用說明，指出SPI線路需要受控阻抗和長度匹配，顯然忽略了該接口的設置時間和全雙工特性。他們也沒有列出阻抗值或長度不匹配容差值。如果你問我，這不是一個有用的指南。
現實情況是，SPI線路僅在互連長度變得非常長時才開始需要阻抗控制。而且由于總線中沒有特定的阻抗要求，因此您在通道設計和端接方面有一定的自由度。那么究竟什么是“非常長”，什么時候需要某種終止方法呢？我們將在本文中對其進行分解。
SPI拓撲和走線設計
SPI的拓撲結構非常簡單。它使用帶有單個控制器外設鏈接的三條線路，或總線上有多個從機的四條線路。上游控制器可以通過一對高達60 Mbps的線路發送和接收數據，數據可能通過電纜發送到另一個板或設備。典型SPI總線的拓撲如下所示。
那么PCB上會發生什么？如果您查看具有SPI接口的組件的數據表，您會發現高級組件的最小上升時間值短至1 ns。對于某些組件，上升時間可能更長，可能為20 ns或更長。顯然，即使數據速率和時鐘速率很低，像SPI這樣的慢速總線仍然可以具有高速信號行為，但沒有阻抗規范！如何最好地處理SPI設計？
SPI路由的上升時間是多少？
SPI中的這個問題有些溝通不暢，它是那些經典的高速PCB設計問題之一。由于我們需要確定SPI鏈路在上升時間方面是“快”還是“慢”，所以第一步是了解對上升時間的確切影響。
第一步是在您的數據表中查找將控制您的SPI總線的主組件。如果您的組件有據可查，SPI接口上的上升時間將針對總線上看到的特定負載電容指定。請注意，“負載電容”假定SPI輸出和測試負載之間的連接電感為零，因此您可以將此上升時間值視為RC時間常數，以進行初步近似。
示例數據表條目與為特定負載電容指定的信號上升時間和下降時間相關。
上述示例中的高負載電容值并不是大多數組件的典型值，但它說明了要點：上升時間由總線的電容決定。在此示例中，如果我們采用上面指定的10%-90%上升時間并將其等同于2.2RC（用于確定時間常數值的標準），我們將得到R = 113.6作為總線上的電阻。這意味著，如果我們要在驅動器上添加一些電阻（見下文），那么我們可以在匹配阻抗的同時減慢上升時間。
請記住這些要點，因為稍后我們將使用它來了解為什么可以使用串聯電阻端接來減慢SPI總線。既然我們知道了在接收器上看到的總線上升時間，我們就可以確定總線何時“長”。
SPI總線是長的還是短的？
粗略地說，我們可以將信號在其上升時間內傳播的距離與總長度進行比較。另一種方法是使用上升時間的帶寬估計值（在上面的示例中為 35 MHz）來確定總線輸入阻抗何時偏離我在本文中描述的負載阻抗太遠。粗略估計的簡單方法是將信號在其上升時間內行進的距離與互連的傳播延遲進行比較。
我更喜歡使用保守的10%的限制來估計公共汽車什么時候開始看起來很長；如果傳播延遲小于信號上升時間內行進距離的大約10%，則認為總線很短，我們不需要關心端接總線阻抗：
請注意，其他指南將規定從10%到50%的任何地方作為截止值；總線突然變長沒有單一的值，這是一個判斷問題。例如，對于Dk = 4的PCB層上的10 ns SPI信號，10%的截止值為0.15米或15 cm。這意味著，任何承載小于15 cm的10 ns信號的SPI路由都將被視為短總線，這適用于許多情況。
如果您的SPI總線速度較慢，您可以使用一些非常簡單的指南來防止一些基本的信號完整性問題。您可以實施以同時減少電感（導致振鈴）、串擾和輻射發射的一些最簡單的指南包括：
將您的SPI線路布置在地平面上，即使它們不是高速的
在薄電介質上使用更寬的走線：外層的尺寸是下一層到GND距離的2-2.5倍；內層上10-15 mil的走線通常很好
如果您使用的是2層板并且沒有空間放置接地層，則在SPI線周圍放置接地以提供清晰的返回路徑
為了獲得最佳性能，我建議不要使用2層，而是從與高速數字設計兼容的PCB疊層開始。
為什么人們聲明或使用50歐姆的SPI？
在SPI線路需要具有特定阻抗的情況下，人們使用50歐姆作為目標阻抗是有充分理由的。具有諷刺意味的是，我認為人們實際上并不知道這樣做的好處，但他們最終會因為錯誤的原因做出正確的決定。
如果50歐姆是電氣長SPI總線的特征阻抗目標，則電路板上可能還有其他阻抗控制走線也以50歐姆特征阻抗為目標。擁有一個阻抗目標可以讓制造商更容易控制阻抗。如果他們必須交換疊層中的材料才能擊中您的阻抗目標，那么如果疊層中只有一個目標要擊中，那么這樣做會容易得多。
為什么在短SPI總線上使用串聯端接？
從我們上面看到的，在絕大多數帶有SPI跟蹤的實際情況中，驅動器或接收器不需要終止。如果有，您會在組件數據表、SPI規范或兩者中的某處看到阻抗規范。此外，組件可能會將片上端接應用于目標阻抗，因此您不必為放置電阻器而煩惱。
放置在SPI總線上的終端電阻。
答案很簡單：就是減慢驅動程序發出的信號。電阻器還提供阻尼輸出上的任何振鈴的附帶好處。
如果您的控制器是FPGA之類的高級組件，并且您在此控制器中例化了SPI接口，則上升時間可能會非常短，因為設備的物理結構只是確保了非?？斓纳仙龝r間。因此，減慢信號可能是有利的，這樣您就不會有快速信號產生串擾。在這種情況下，您必須將電阻放置在靠近驅動器的位置。
確保不要過多地減慢上升時間，否則信號將太慢而無法在負載處切換I/O，并且可能無法正確讀取信號。如果上升時間過長，您也可能違反建立時間。有一個簡單的RLC模型可以通過仿真來確定合適的串聯電阻值。
短SPI總線的集總元件模型
SPI總線的實際模型更為復雜。它包括以下因素：
整個總線上的跟蹤電容(C)
走線電感(L)
源阻抗
負載電容
短總線基本上看起來像這個LC模型：
具有短傳輸線的SPI總線模型。
理想的源阻抗為0歐姆，但實際上它可能是10-30歐姆左右的低值。負載電容應在接收器的數據表中指定。
它是一種總線，如果用快速信號激勵并且電感太大，則可能會出現欠阻尼振蕩；它也可以在SPICE中進行模擬。在這種情況下添加一個串聯電阻會增加阻尼，這將減少上升時間。
請注意，我已將跟蹤電阻從此列表中刪除；走線電阻將非常小，并且將提供可忽略的損耗和阻尼。這是因為走線電阻大約為毫歐，而控制上升時間的大致近似電阻可以是10-100歐姆，因此顯然走線電阻可以忽略不計。
長SPI總線中的串聯電阻
在不常見的長總線情況下，您必須將SPI線與目標阻抗匹配（50 歐姆很方便）。在這種情況下，只需將SPI I/O上的信號擺幅與電流進行比較，就可以得到處于ON狀態的信號的電阻值。在這種情況下，串聯電阻通常需要22歐姆或33歐姆才能達到50歐姆的目標。將其放置在靠近驅動器的位置，以實現阻抗匹配并降低信號速度，如此處所述。
帶有串聯終端電阻的SPI總線模型。
這樣做的另一個原因是總線上有多個從屬組件。您將與總線每條腿的輸入阻抗匹配，并且您可能會減慢上升時間，足以讓您不必擔心總線分支處的輸入阻抗。一般來說，將線路更靠近驅動器分開更好，因為進入每個部分的輸入阻抗將更接近線路的特性阻抗。