高速PCB設計中的走線長度匹配

2020-04-16

每個電子信號都需要一定的時間才能沿著導體傳播并到達目的地。由于電路板上的分散和損耗，在某些情況下需要對高速電路板上的PCB走線長度進行匹配。當您知道如何識別需要長度匹配的電路板部分時，可以采取重要步驟來確保信號按時到達接收器。

如果信號速度和任何跡線長度不匹配之間的聯系不明顯，則可以將允許的跡線不匹配確定為時間差（對于數字信號）或相位差（對于模擬信號）。PCB走線長度匹配通常以差分對的形式進行討論，但也適用于具有單端信號的網絡和總線以及差分驅動的總線。由于計算機外圍設備和其他數字系統需要連續更快的運行速度，因此計算機網絡中的傳播延遲在承載數字信號的導體中允許的走線長度上設置了嚴格的公差。以下是在不同類型的系統中應用PCB跡線長度匹配的一些極佳實踐。

什么是走線長度匹配？

PCB走線長度匹配恰如其名：在兩條或多條PCB走線在板上布線時，您要匹配它們的長度。這些跟蹤可能是以下之一：

并行路由的多條單端走線

差分對的每一端

多個并聯的差分對，單端或差分對與時鐘信號并行布線

數字信號的PCB走線不需要完全匹配長度。在上升沿上總會有一定的抖動，因此并行路由的信號永遠不可能完美匹配長度。目的是將長度或時序失配減小到某個極限值以下。允許的長度不匹配和時序不匹配與信號速度有關： 

如果您不知道系統中允許的走線長度不匹配，請不要擔心。只需檢查您的信令標準，接口標準或組件數據表即可。由于計算機外圍設備的標準化程度很高，因此大多數組件都使用許多高速信令標準之一，并且您可以在規格中輕松找到路由規格，所需的阻抗和允許的長度不匹配。

長度不匹配也可以使用信號速度轉換為定時不匹配，盡管在選擇數字信號的速度時要格外小心。這是因為通常以小于1 ns的邊沿速率運行的現代數字信號將具有高達GHz的帶寬，并且只能容忍非常小的失配。PCB基板中的分散會導致信號速度隨頻率變化。例如，FR4在?1 GHz以下具有正常色散，因此較低的頻率比較高的頻率更早到達接收器。

跡線長度匹配的目標是防止并行數據總線上的時滯。偏斜只是指兩個或多個數字信號的上升沿之間的時序不匹配。在并行總線中，在最短走線上傳播的信號將最早到達，因此它將在總線上的其他信號之前觸發下游門。行業標準的PCB設計軟件將允許您在原理圖中定義總線和差分對，但您需要在布局中強制使用跡線長度匹配，以使偏斜度在允許的范圍內。

偏斜和走線長度匹配

多個單端網絡中的長度匹配非常簡單；只需添加調整結構，以確?？偩€上的所有走線都具有相同的長度。調整結構將在下面更詳細地討論。對于差分對，單個差分對的每一端應長度匹配。下圖顯示了將PCB跡線長度匹配應用于差分對的示例。

 

上面顯示的差分對在單個驅動器（例如，FPGA）和兩個不同的接收器之間路由。每個接收器分別讀取D1和D2上的差分信號。在此，差分對D1的每一端都需要進行長度匹配。類似地，差分對D2的每一端都需要長度匹配。但是， D1和D2不需要彼此匹配，因為它們沒有并行傳輸數據。這些差分對中的每對一次只傳送一個比特，我們只需要進行長度匹配以確保在每對中消除共模噪聲。

如果您有多個差分對攜帶并行數據，則每個差分對都需要匹配，然后這些對必須彼此匹配。如下所示，其中單個驅動程序正在將并行數據發送到單個接收器。這樣可確保每個差分對都能充分消除共模噪聲，并確保接收并行數據而不會出現位之間的偏差。

 

 

時鐘信號

下一個自然要問的問題與時鐘信號有關：來自系統時鐘的信號應如何在具有多個鏈IC的整個數字系統中進行長度匹配？在上面的示例中，時鐘信號需要來自某個地方，以便接收器鎖存。答案是：在此拓撲中不使用系統時鐘信號！

在大型數字系統中，使用系統時鐘來觸發組件鏈中的每個IC極為困難。這是因為每個IC可能具有不同的邏輯門延遲，上升時間和總體信令標準。因此，現代數字組件使用源同步時鐘或嵌入式時鐘。在前者中，時鐘信號與并行數據跡線一起在一條跡線中路由，并且該時鐘跡線需要與其他數據跡線長度匹配。

 在嵌入式時鐘的情況下，沒有時鐘跟蹤。嵌入式時鐘用于串行通信（例如，SerDes通道），而時鐘信號被編碼為串行數據流中的前幾個位。如果您要設計帶有差分對（例如LVDS）的SerDes通道，則仍需要使用上述技術對差分對進行長度匹配。

長度調整結構

存在三種常見的PCB走線長度調整結構，每種結構都可以在其自己的文章中進行討論。這些結構的其他一些名稱是切回路由和蛇形路由。這些不同的結構中的每一個都會對傳輸線阻抗和FEXT產生一些有趣的影響

如果您要對匹配的差分對組進行長度匹配，那么每一個都是延長差分對的好選擇。無論本結構如何應用，都應嘗試使長度調整部分保持對稱，如果結構缺乏對稱性，共模噪聲仍將被充分消除。

當逃避過孔或長度不匹配很短時，應嘗試將這些結構之一應用于網絡的源端，而不是接收器端。如果在接收器端應用該結構，則可能無法充分消除軌跡中較早接收到的任何共模噪聲。對于過孔附近的短失配，可以在源端施加一個小的延遲（稱為相位匹配）。

模擬差分信號呢？

上面討論的思想適用于數字信號，但是模擬信號也可以作為差分對進行路由。即使在非常高的頻率下，這在許多系統中也很少見。但是，可以使用差分運算放大器將模擬信號作為差分對進行路由。像德州儀器（TI）這樣的公司提供高帶寬（?GHz帶寬）差分運算放大器組件，非常適合路由模擬差分對。使用這些組件，您可以輕松地將模擬信號路由到電路板上，并且當需要與單端模擬IC接口時，可以轉換回單端模擬信號。

模擬差分信號需要精確的長度匹配，就像數字差分信號一樣。區別在于模擬差分信號類似于三相AC布線，其中相鄰的模擬接地層用作該對兩端的參考。盡管數字信號顯然不需要接地層，但出于上述原因，將接地層放置在數字差分對附近是有利的。

上面顯示的PCB跡線長度匹配準則也需要與模擬差分對一起使用，因為它們會累積偏斜，就像差分信號一樣。它們還需要非常精確的相位匹配，并且容易受到相位噪聲的影響。用于最小化抖動的相同PDN設計要點也適用于防止相位噪聲的模擬組件。但是，幸運的是，在設計模擬PDN時，您正在以較小的帶寬工作，這使得將模擬PDN阻抗最小化變得容易得多。