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PDN 目標阻抗對 PCB設計人員意味著什么
PDN 目標阻抗對 PCB設計人員意味著什么
簡而言之，PCB走線阻抗是電路在施加電壓后抵抗電流的電阻的量度。到目前為止一切順利，但阻抗的概念也用于 PCB設計來描述配電系統/配電網絡 (PDS/PDN) 的行為。隨著 IC 供應商定義設計必須滿足的越來越嚴格的所謂“目標阻抗限制”（在寬頻率范圍內僅幾毫歐），這種 PDN阻抗正變得越來越讓 PCB設計人員頭疼。
您不確定 PDN阻抗這個術語對您的實際意義以及在設計 PDN 時需要注意什么？讓我們來看看 PDN阻抗和目標阻抗是什么，讓我嘗試解釋它們對現代高速數字板設計的重要性。
阻抗及其與電容和電感的關系
電子學理論在分析阻抗問題中起著基本的作用，這里僅提及歐姆定律、基爾霍夫定律和電感法拉第定律。但即使沒有深入研究，PCB設計人員也知道，對于電路板走線，特性阻抗“Z0”與走線電感 (L) 和走線電容 (C) 直接相關（此處為無損情況，為簡單起見），或在公式定義中：
Zo=√()
因此，走線電容直接取決于電路板內的走線結構：走線寬度、銅線高度以及走線到作為返回路徑的參考層的距離。周圍絕緣材料的介電常數“ε”也有影響。知道了這一點，通過分析公式預測某些物理結構變化對走線阻抗值的影響就變得相當簡單了。
然而，對于具有蝕刻和銅粗糙度影響的緊密耦合的跡線和跡線幾何形狀，這種預測可能變得相當復雜。PCB工程師應該時刻記住，電容和阻抗之間的關系在某種程度上是相反的，這意味著如果“C”增加，“Z0”減少，反之亦然。但這如何適用于配電系統？
配電系統通常包括較大（和/或較?。┿~區域以及電源跡線、PDN 過孔和許多小型連接短截線的組合，以將能量從電源（桶式轉換器、VRM 或 PMIC）傳輸到電源有源電路 (IC) – 中間有一些分立元件（電容器、電阻器、電感器）。那么阻抗如何以及在何處發揮作用呢？
介紹 PDN 目標阻抗
隨著時鐘和數據頻率的增加以及高速電路板上越來越密集的功耗要求越來越高的集成電路（引腳數增加到一千多個引腳），確保從源到接收器的無噪聲配電成為一項重大挑戰對于任何 PCB設計師。
通常，板上的許多 I2C 緩沖器同時改變它們的狀態。這些快速開關器件會導致紋波電壓在整個配電網絡中傳播并產生噪聲峰值。它們在電路板上的頻率和位置各不相同。正如我們在學校學到的，能量永遠不會消失。因此，噪聲（=能量）很容易干擾任何周圍的高速設備和電路。紋波電壓也可能是強大的 EMI 源，通過傳導耦合產生高影響的寄生 EMI 天線。
在開關模式下，有電壓和電流流動，這兩個值之間的比率形成 PDN 的阻抗，如下圖所示。為簡化起見，僅顯示了平面的板極電容，就像圖中也未包含所有不同的電感一樣。
圖 1：PDN 的簡化示意圖結構
在保持所需性能的同時確保高速系統正常運行的一種方法是在特定頻率范圍內控制供電網絡阻抗（FDTIM=頻域目標阻抗方法）。這可以通過仔細設計配電網絡的結構并考慮總 PDN 電容和所有各種電感來實現。總電容數超出了電源接地重疊區域的板電容，包括大電容器的大容量電容、所有去耦電容，最后還包括 IC 封裝和 IC 芯片本身的嵌入電容。
解釋 PDN阻抗的最直接方法是：
Z_PDN=ΔV/ΔI
如果我們仔細觀察頻率特性（見圖 2），就會發現任何 PCB 供電網絡在較低頻率下都會表現出一定程度的電容特性，而由于串聯電源總線的電阻，該電容會降低所有負載組件及其返回路徑，然后電感行為通常占主導地位。圖 2 顯示了汽車 ECU 的 DDR3 電源軌的 NXP iMX55 CPU 的所有 CPU 電源引腳的所有阻抗與頻率。
阻抗受電路板疊層中電源軌內物理分離的影響。隨著頻率的增加，板上不同電路之間的互感會導致配電網絡的阻抗增加。由于各種影響，這種結構的阻抗顯示出許多峰值（共振和反共振）。在較高頻率下，阻抗通常會對 IC 的輸入行為產生負面影響，這是非常不受歡迎的，尤其是在 IC 應該工作的頻率范圍內。
圖 2：NXP iMx5 CPU 的 PDN 的阻抗與頻率
PDN設計中的目標阻抗值
目標阻抗的知識和控制已成為正確 PDN設計的標準方法。特別是當設計人員必須滿足給定的 IC 供應商或應用規范時。根據定義，目標阻抗對管芯上的電源軌在其與 PDN 的連接中可能暴露的最高阻抗設置了限制。
有不同的公式方法，均基于歐姆定律，該定律指出電壓與電流的比率導致電阻（= 阻抗）。對于 PDN，這些公式中的電壓是與 IC 允許接受的電源上的最大紋波 (ΔV) 相關的電源電壓（IC 供應商有此信息）。以其最簡單的形式，目標阻抗可以描述為：
Z_target=(Vsupply* % rippetolerance)/(0.5*Imax)
因此，目標阻抗可以理解為電流/電壓比的限制，以確保公式 #2 中的 ?V 不會超過所需的紋波電壓限制。如果 PDN阻抗保持在計算值以下，即使來自 IC 芯片的最壞情況瞬態電流也只會產生相當小的軌電壓噪聲，這對于操作來說仍然是可以接受的。
圖 3：IC 供應商目標阻抗限制示例
理想情況下，供電網絡的阻抗波形應該在 IC 工作的頻帶內沒有較大的峰值。這是基于目標阻抗的 PDN設計方法的基本指導原則。另一個值得關注的問題是相關帶寬。對于數字信號，帶寬包括時鐘和頻率曲線上拐點之間的所有頻率（可以根據經驗法則定義為 0.35 除以最快的信號瞬態上升/下降時間）。
如果數字信號的所有諧波都以相同的頻率諧振，接地平面中返回信號的傳遞函數將相當平坦，這正是我們要尋找的。對于真正復雜的 PDN，每個出現的阻抗峰值都是由并聯 RLC 電路產生的。此類阻抗峰值的特征項為：
并聯諧振頻率
特性阻抗（和 q 因子，此處未討論）
峰值阻抗
并聯諧振頻率定義了感抗等于容抗的頻率。該頻率點可以通過以下方式計算：
f_res=1/2 π*√(L*C)
當瞬態電壓出現在峰值的諧振頻率時，由此產生的電壓擺幅的幅度可能會超過目標阻抗方程給出的標稱電壓。使問題進一步復雜化的是，通常需要處理更寬頻率范圍內的更多阻抗峰值（→ 多重諧振和反諧振）。
并非每個超過目標值的峰值都意味著系統不工作。然而，在系統運行期間，峰值可能導致非確定性 IC 電源故障。這將打開一個用于調試此類硬件故障的潘多拉盒子。但是，即使峰值保持在阻抗限制以下，電路也可能不是絕對安全的，因此可能需要采取對策來降低阻抗或移動出現的頻率峰值。
降低 PDN阻抗的急救箱
FDTIM 背后的想法是確保 PDN設計滿足目標阻抗，并且相關頻率范圍的值保持在給定限制以下。然而，這說起來容易做起來難。一塊 PCB 通常包含數十個有源元件，通常是數百個具有所有寄生特性（例如，電容器的 ESL 和 ESR）的電容器和電感器。在不同的 PDN 元件（例如焊盤/焊盤圖案、過孔和走線）上還有其他寄生電感，它們會嚴重影響 PDN阻抗值。
為了降低 PDN 的阻抗，工程師可以調整兩個一般的東西：減少電感和/或增加 PDN 的電容。去耦電容器的位置和值在這種優化中起著重要作用，因為這將影響 PDN 的電容和電感。例如，將電容器放置在與 IC 電源引腳相同的層上可以最小化電感。不幸的是，由于空間或制造原因，這通常是不可能的。然而，如果在 PI 分析中發現共振峰，則很可能必須修改 PDN 的銅形狀以有效消除這些峰。
韜放電子 的 PI/EMI 工具及其用于 PDN阻抗控制的 PI 仿真功能
不幸的是，考慮到當今 PDN 的復雜性和所有寄生效應，分析 PDN阻抗的電路布局很難用一支好的舊筆和一張紙來完成。此外，PCB CAD 工具不能簡單地通過定義設計規則或向電源網絡添加屬性來處理目標阻抗問題，即使這對 PCB設計人員來說是可取的。
相反，需要高級工程工具，如數值 PI 求解器。此類模擬器已在市場上銷售多年。韜放電子 的PI/EMI 分析工具帶有用于直流電源完整性和交流去耦和頻域目標阻抗分析的專用數值求解器，提供了一種獨特且簡單易用的方法來解決各種電源完整性設計問題。
作為 PCB設計過程的一個組成部分，可以輕松探索和驗證配電系統。通過降低所需頻率范圍內的配電網絡阻抗，也可以消除潛在的 EMI 問題。
使用 韜放電子 PI 模擬器檢查 IC 供應商規則合規性的阻抗模板定義。
韜放電子 PI/EMI 工具的主要目標是：
檢查配電系統的阻抗行為和潛在諧振頻率，并根據 IC 供應商的阻抗限制進行驗證
允許對選定頻率的阻抗進行深入研究，并在用戶定義的測量點進行抽查
引導疊層設計并塑造平面或將平面區域劃分為不同電壓的子區域
優化去耦電容器放置和選擇有助于避免過度防御設計（并消除成本陷阱），包括放置虛擬電容器以評估潛在設計措施的功能
定位當前熱點和壓降位置
允許對 PDN 過孔進行分析，包括假設分析
如果此類分析顯示 PDN 中的共振峰超過目標阻抗，則可以通過該工具的參數研究功能在虛擬沙箱中進行修正。例如，無需更改 PCB 工具中的物理設計，即可添加虛擬去電容、更改電容器的值和 ESL，甚至將其關閉。由于非?？斓念l域仿真引擎，阻抗行為的變化可以即時詳細說明。嵌入式 DC 求解器允許可視化 PDN 內的電流，以便進行詳細調查。
結論
這種并發 PI 分析方法可幫助 PCB設計人員避免 PDN 的過度設計。過于謹慎的方法通常會導致增加冗余電容器和額外的驗證時間，從而轉化為不必要的成本。
最后提醒一下，數字工程師應該始終牢記，情況往往比最初想象的還要糟糕（→ 墨菲定律）。阻抗諧振峰值等電源完整性問題會對電路板的信號完整性行為產生負面影響。就其作為（從結構的物理尺寸而言非常大）LC 諧振器的性質而言，嘈雜的 PDN 很容易成為強大的寄生 EMI 天線。這強調了控制 PDN阻抗數的重要性。